Intel розкрила деталі техпроцесу 18A, який конкуруватиме з TSMC 2 нм

[l-m]

Взагалі-то в ARM (аля M4) теж менші затримки

Ем, ні. У мене немає даних щодо м4, а м1 має 5.5нс на L2 що погано за будь-якими мірками, і відсутній L3, гравітон теж зірок з неба не хапає

Гравіон так, а про M4 я десь читав про 8-10 тактів (2-2.5нс), але зараз не знаходжу
Може теж теоретичні як у Telum Це б багато чого пояснило.

vmsolver
це могло б бути близьким до правди при однаковому техпроцесі.
"абсолютная задержка" до речі залежить зокрема від фізичного розміру, який збільшується з ростом об'єму, але зменшується з покращенням техпроцесу.

Іншими словами, якби залишили L2 0.5 МБ, то в тактах затримка залишилась тією самою, але абсолютна затримка в наносекундах зменшилась би завдяки кращому техпроцесу.

[Fulkrum]

Я не бачу там нічого про додатковий кеш замість ядер.

у зливах додатковий кеш є тільки у проців де кількість ядер від 20 до 24, при тому що максимальна кількість ядер у зливах - 52. Це моє припущення що на пакуванні вони замість зайвих ядер докидують кешу окремими чіплетами (чи як воно там у інтел називається у Foveros).

alleges that there would be big LLC (bLLC) variants with the Core Ultra 9 offering up to 180 MB of LLC and Core Ultra 7 SKUs offering up to 144 MB of LLC. For comparison, AMD's Ryzen 9 CPUs offer up to 128 MB of L3, while the Ryzen 7 SKUs offer up to 96 MB of L3 cache.

ось і інфа по розміру підїхала. до 180 метрів. Який левел це буде треба дивитись архітектуру. Головне щоб приріст давало насправді а як називатися буде мало мене хвилює.