Мобільні процесори Strix Halo вже тестуються партнерами AMD

[VRoman]

Предлагаю обсудить Мобільні процесори Strix Halo вже тестуються партнерами AMD

Вещь! Для ноутбуков самое то, и дискретки не надо.

Глядя на фотку чиплеты с процессорными ядрами выглядят каким-то довеском к IO. Вобщем когда сам процессор в процессоре уже далеко не самая большая часть.

[daesz]

Предлагаю обсудить Мобільні процесори Strix Halo вже тестуються партнерами AMD

Вещь! Для ноутбуков самое то, и дискретки не надо.

Глядя на фотку чиплеты с процессорными ядрами выглядят каким-то довеском к IO. Вобщем когда сам процессор в процессоре уже далеко не самая большая часть.

Треба очікувати на тести інтеграшки, порівняння топової з 4070 виглядає трохи сумнівно

[Захар Беркут]

daesz
Що саме сумнівно? Там вже пам'ять не обмежує ГП, 256біт та 8000 це рахуй реально і є пропускна можливість 4060 де 128 на 17000.

[ronemun]

Глядя на фотку чиплеты с процессорными ядрами выглядят каким-то довеском к IO. Вобщем когда сам процессор в процессоре уже далеко не самая большая часть.

А самі ядра, включаючи кеш L2=1МБ на кожне ядро, займають максимум 30% площі чіплета, а решту це кеш L3+ кільцева шина + інтерфейси підключення до IO.
в Zen4 площа ядро+L2 була 2.5+1=3,5мм2. В Zen4c 1.6+0.9=2.5мм2
Так що тепер ядра проца можна приєднувати через TSV просто як додатки до чіпів з кешом чи відеокарт. Скільки тре стільки приєднав.
Зломиться - відломив і приєднав нове ядро
В теорії fpu Zen4 має 48*5,5 ГГц=264 Гфлопс, Zen5 ще +40%.

[Shuginubi]

Будем посмотреть, насколько TDP этого APU будет разниться с тдп SoC + дискретная GPU.
Если разницы нет, то это фейл.

[waryag]

Що саме сумнівно? Там вже пам'ять не обмежує ГП, 256біт та 8000 це рахуй реально і є пропускна можливість 4060 де 128 на 17000.

АМД поки що не використовує в АПУ масивний ГПУ кеш, без нього буде ближче до 3050.

Відправлено через 5 хвилин 33 секунди:

А самі ядра, включаючи кеш L2=1МБ на кожне ядро, займають максимум 30% площі чіплета, а решту це кеш L3+ кільцева шина + інтерфейси підключення до IO.
в Zen4 площа ядро+L2 була 2.5+1=3,5мм2. В Zen4c 1.6+0.9=2.5мм2
Так що тепер ядра проца можна приєднувати через TSV просто як додатки до чіпів з кешом чи відеокарт. Скільки тре стільки приєднав.
Зломиться - відломив і приєднав нове ядро
В теорії fpu Zen4 має 48*5,5 ГГц=264 Гфлопс, Zen5 ще +40%.

Я не розумію, навіщо сюди впихнули чіплетний дизайн. 8 ядер було б цілком достатньо, процент браку у TSMC невеликий.