Пропоную обговорити Подробные фото кристаллов AMD EPYC с архитектурой Zen 2
І все ж таки, що вони такого здорового запхнули в чіп І/О, що він по транзисторному бюджету рівний цілому 28-ядерному процесору з усіма кешами і накристальними контролерами разом узятими?
У IBM є подібні I/O чіпи, з того ж порядку транзисторними бюджетами. Так там на чіпі окрім контролерів ще є 672 метри L4 кешу.
Останні статті і огляди
Новини
Подробные фото кристаллов AMD EPYC с архитектурой Zen 2
-
Scoffer
Member
-
Daemon74
Member
- Звідки: Харьков
Сейчас пойдет волна микрооргазмов, а некоторые даже скачают фотки, что бы установить на рабочий стол. 
-
alexfuryk
Junior
Я уже начал немикро-, представляя как он давит на монеро в 30-ти офисных машинах...Daemon74:Сейчас пойдет волна микрооргазмов, а некоторые даже скачают фотки, что бы установить на рабочий стол.
-
Nitzhonol
Member
Это из серии "почему мост в Днепре делают столько сколько он существует". Или попытка размышления муравья о квантовой физике.Scoffer:що вони такого здорового запхнули в чіп І/О
Scoffer:У IBM є подібні I/O чіпи, з того ж порядку транзисторними бюджетами.
Земля тряслась — как наши груди,
Смешались в кучу кони, люди,
И залпы тысячи орудий
Слились в протяжный вой…
-
someoneNicko
Member
- Звідки: Kyiv
Так в статье написаноScoffer:Пропоную обговорити Подробные фото кристаллов AMD EPYC с архитектурой Zen 2
І все ж таки, що вони такого здорового запхнули в чіп І/О, що він по транзисторному бюджету рівний цілому 28-ядерному процесору з усіма кешами і накристальними контролерами разом узятими?
У IBM є подібні I/O чіпи, з того ж порядку транзисторними бюджетами. Так там на чіпі окрім контролерів ще є 672 метри L4 кешу.
Которой больше всего остального вместе взятого.по центру находится область SRAM
-
mickey rat
Member
снимки кристаллов которые преподают интелу уроки Камасутры
Отправлено спустя 4 минуты 39 секунд:
Отправлено спустя 4 минуты 39 секунд:
давай, дави гуся, мы в тебя веримDaemon74:Сейчас пойдет волна микрооргазмов, а некоторые даже скачают фотки, что бы установить на рабочий стол.
-
viperest1
Member
Ото махіна 
-
lokkiuni
Member
- Звідки: Берлин
А есть какая-то информация по содержимому этого кристалла?
-
Hotspur
Member
Звезда Смерти, ну по транзисторному бюджету думаю как раз она 
-
Scoffer
Member
someoneNicko
Що там забула SRAM та ще й в такій кількості, якщо це не L4? Бо про L4 було б круто, але про неї якось мовчать в спеках.
Що там забула SRAM та ще й в такій кількості, якщо це не L4? Бо про L4 було б круто, але про неї якось мовчать в спеках.
-
Megaclite
Member
Опять ты свой бред рассказываешь. Skylake XCC вмещает больше чем 8млрдScoffer: І все ж таки, що вони такого здорового запхнули в чіп І/О, що він по транзисторному бюджету рівний цілому 28-ядерному процесору з усіма кешами і накристальними контролерами разом узятими?.
14нм Broadwell EP HCC 7.2млрд - 456mm²
14нм Skylake SP XCC ??????? - 698mm²
Вот тебе уравнение, реши, математик блин
-
Scoffer
Member
Megaclite
1. Читай новину, там написана ця фраза.
2. На течпавері вписали 8 лярдів в базу даних процесорів, і цифру якось не змінюють, влаштовує тебе це чи ні.
3. Ця цифра один біс нічого не вирішує. Чіп І/О все одно занадто великий/складний для заявлених для нього завдань. І мене цікавить чому так.
1. Читай новину, там написана ця фраза.
2. На течпавері вписали 8 лярдів в базу даних процесорів, і цифру якось не змінюють, влаштовує тебе це чи ні.
3. Ця цифра один біс нічого не вирішує. Чіп І/О все одно занадто великий/складний для заявлених для нього завдань. І мене цікавить чому так.
-
Megaclite
Member
Techpower не является достоверным источником по кол-ву транзисторов на XCC кристаллеScoffer: 1. Читай новину, там написана ця фраза.
2. На течпавері вписали 8 лярдів в базу даних процесорів, і цифру якось не змінюють, влаштовує тебе це чи ні.
Эти 8 млрд транзисторов вмещает в себе HCC кристалл на 485mm² 18 ядерник 7980/9980/10980
-
ronemun
Advanced Member
sram це очевидно буфери - як і у будь-якого контролера передачі даних + хаб.
про 674 МБайт щось ти загнув - на 1 Мбайт памяті (8 Мбіт) згідно даних Інтел іде ~100 млн транзисторів. Нехай 50 млн. А ще необхідний контролер і шина звязку.
АМД молодець, але недоліки такої системи видно неозброєним оком:
1. могли добавити 2 канальний контролер памяті в кожен чіп з ядрами - там він взагалі місця не займав би - кристал і так всього 72 мм.кв. PCIe v4 використовували б з контролера Infinity, як в чіпі IO роблять. Це дозволило б повністю відмовитись від чіпа ІО в процах до 8 ядер. Та і зєднати 2 чіпа напряму , для 16 ядер проців, краще ніж через чіп ІО.
2. Очевидно, в чіпах з ядрами запхати ще 4 ядра не було жодних проблем - трохи зменшили б кеш - його і так забагато, це лише затримку збільшує
3. зєднати 4 ядерні блоки в один 8 ядерний на кристалі - це взагалі раз плюнути. Заодно кеш був би суцільним, менше синхронізацій потрібно, менше дубляжу даних, мегша латентність і т.п. Зєднання з чіпом ІО хватило б одного - більше чіпів зєднати можна.
4. Чіп ІО очевидно розбитий на 2 половини зі своїми контролерами памяті і PCIe. Але чомусь контролери памяті розташовані якомога дальше одне від одного, хоча бажано навпаки для вирівнювання доступу. Можливо щоб зєднання між чіпами ІО краще синхронізувати - так вони і так в окремих сокетах, там ще більша відстань?? Можливо також це тому що кожен контролер памяті це 280 контактів (мінус заземлення), а з 8 контролерів якось доріжки тре розвести.
про 674 МБайт щось ти загнув - на 1 Мбайт памяті (8 Мбіт) згідно даних Інтел іде ~100 млн транзисторів. Нехай 50 млн. А ще необхідний контролер і шина звязку.
АМД молодець, але недоліки такої системи видно неозброєним оком:
1. могли добавити 2 канальний контролер памяті в кожен чіп з ядрами - там він взагалі місця не займав би - кристал і так всього 72 мм.кв. PCIe v4 використовували б з контролера Infinity, як в чіпі IO роблять. Це дозволило б повністю відмовитись від чіпа ІО в процах до 8 ядер. Та і зєднати 2 чіпа напряму , для 16 ядер проців, краще ніж через чіп ІО.
2. Очевидно, в чіпах з ядрами запхати ще 4 ядра не було жодних проблем - трохи зменшили б кеш - його і так забагато, це лише затримку збільшує
3. зєднати 4 ядерні блоки в один 8 ядерний на кристалі - це взагалі раз плюнути. Заодно кеш був би суцільним, менше синхронізацій потрібно, менше дубляжу даних, мегша латентність і т.п. Зєднання з чіпом ІО хватило б одного - більше чіпів зєднати можна.
4. Чіп ІО очевидно розбитий на 2 половини зі своїми контролерами памяті і PCIe. Але чомусь контролери памяті розташовані якомога дальше одне від одного, хоча бажано навпаки для вирівнювання доступу. Можливо щоб зєднання між чіпами ІО краще синхронізувати - так вони і так в окремих сокетах, там ще більша відстань?? Можливо також це тому що кожен контролер памяті це 280 контактів (мінус заземлення), а з 8 контролерів якось доріжки тре розвести.
Востаннє редагувалось 23.10.2019 15:00 користувачем ronemun, всього редагувалось 1 раз.
-
Scoffer
Member
Megaclite
Ну піди в течпавер, розкажи їм що вони редиски, і виклади свої розрахунки, нехай змінять дані. Я тут до чого?
28, 18 чи навіть 8 - різниці ніякої не грає. З якого переляку чіп I/O, в котрому лише контролери, має бути рівнем складності як цілий процесор з усім гамузом включно з цими самими ж контролерами I/O? Щось тут не сходиться.
Відправлено через 1 хвилину 42 секунди:
ronemun
z14 Storage Controller
Ну піди в течпавер, розкажи їм що вони редиски, і виклади свої розрахунки, нехай змінять дані. Я тут до чого?
28, 18 чи навіть 8 - різниці ніякої не грає. З якого переляку чіп I/O, в котрому лише контролери, має бути рівнем складності як цілий процесор з усім гамузом включно з цими самими ж контролерами I/O? Щось тут не сходиться.
Відправлено через 1 хвилину 42 секунди:
ronemun
z14 Storage Controller
The SC chip adds 672 MB off-die eDRAM L4 cache shared by the six PU chips in the drawer.
The SC chip is manufactured on the same 14 nm process as the z14 PU chips, has 17 metal layers, similarly measures 25.3 × 27.5 mm (696 mm2), but consists of 9.7 billion transistors
-
ronemun
Advanced Member
672 МБайт це 5376 Мбіт, і це без ЕСС. Не рахуючи зєднань між банками, шини звязку, розподілу живлення і т.п.
очевидно, 672 МБ це все таки Мбіт, томущо ділиться до рівних 84.
очевидно, 672 МБ це все таки Мбіт, томущо ділиться до рівних 84.
-
Scoffer
Member
ronemun
Ти неправильно рахуєш. L4 не роблять на SRAM як L3, занадто дорого, L4 роблять на eDRAM або 1T DRAM. Тобто по одному транзистору на біт замість шести.
Ти неправильно рахуєш. L4 не роблять на SRAM як L3, занадто дорого, L4 роблять на eDRAM або 1T DRAM. Тобто по одному транзистору на біт замість шести.
-
ronemun
Advanced Member
дійсно, тоді це ще один недолік в АМД 
-
Scoffer
Member
ronemun
Та тут просто нічого не зрозуміло. Може вони завтра об'являть що у них там L4 кеш. 672 звісно не влізе, а 512 - запросто.
Або зараз випустять відбраковки без кешу, а трішки пізніше якісь елітні проци з кешем.
Та тут просто нічого не зрозуміло. Може вони завтра об'являть що у них там L4 кеш. 672 звісно не влізе, а 512 - запросто.
Або зараз випустять відбраковки без кешу, а трішки пізніше якісь елітні проци з кешем.
-
ronemun
Advanced Member
що цікаво, пишуть що в них серверні проци всі ідуть з 8-ма кристалами ядер, навіть самий дешевий 8 ядерник. Тобто інші чіпи відключені або наперед браковані.
Також не зрозуміло навіщо в багатокристальній упаковці всі кристали/квади вирівнювати по кількості робочих ядер - щоб вирівняти навантаження на шини звязку? Так вони і так зашкалюють по швидкості.
Також не зрозуміло навіщо в багатокристальній упаковці всі кристали/квади вирівнювати по кількості робочих ядер - щоб вирівняти навантаження на шини звязку? Так вони і так зашкалюють по швидкості.