Scoffer: ↑
28.10.2024 15:58
Не треба інтелу ніяк багатомегабайтні L3, їм треба L4, котрий і так технічно присутній (позначається як системний кеш), розширити до нормального розміру. Метрів так до 256.
вибач, але це глупо
SRAM - найдорожча зараз частина кристалубо вона майже не зменшується.
L3 кеш сам по собі має гігантську швидкість, адже причеплений напряму до L2 - це 16 в Інтел і 32 в АМД байт/такт в кожну сторону (запис/зчитування) на кожну станцію
у АМД 8 ядер/станцій, це 8*32*2=512 байт/такт, тобто 2,5 терабайт/с на 5 ГГц, в Інтел 8+4=12 станцій, це 12*16*2*5=2 ТБайт/с. А ще добав що це 8 станцій паралельно незалежно обслуговується, всі 8 знайдуть свої дані за 1 транзакцію, тобто затримка не послідовна, не накопичується, а навпаки, кожне ядро спокійно працює собі з зі своїм блоком L3 окремо від інших, і якщо тре через суперхаб отримує дані від інших на шаленій швидкості з мінімальним лагом.
Тепер уяви що L4 буде ті ж самі дорогоцінні комірки SRAM тратити на убогий інтерфейс 128-256 біт/такт, тобто 16-32 байт/такт, для кешування оперативи - це ж просто глупо. Ну навіщо якщо вже є готові станції з готовими контролерами, кожна з яких має 32 байт/такт, максимально близько до ядер. А головне що L4 тільки один, і доступ всіх ядер/потоків одночасно буде обслуговувати почерзі, послідовно, а не паралельно, що сильно збільшить затримку.
Відправлено через 6 хвилин 40 секунд:
Scoffer: ↑
28.10.2024 22:34
Yaroslav308
Ага, загуглив, дійсно. Значить у них рівно ті ж самі проблеми що і у інтела. Чим довше кільце, тим гірше затримки L3. Для компенсації більшої кількості ядер в CCX доведеться наростити L2.
але в zen5c вже якраз 16 ядер на 1 кільці, а не так як в Zen4c 2 окремих кільця по 8 ядер в одному кристалі
Відправлено через 2 хвилини 42 секунди:
Yaroslav308: ↑
28.10.2024 22:12
Scoffer: ↑
28.10.2024 17:05А вони не можуть без втілення кільця/меша або накрайняк як на зенах1 двох CCX на чіп. L3 у них же моноліт, а не наборний, ядра мають бути фізично максимально близько до кешу.
Не монолит, начиная с Zen, те же слайсы с распределением на основании хеш-функции, как и у Intel.
А два CCX
вернулись в мобильные процессоры, которые миксуют ядра Zen 5 и Zen 5c, и выглядит это очень не очень. Хотя, вероятно, это тесты до фикса, который уменьшил задержки между CCD в 2 раза, до уровня 7000 серии.
у windows 11 24h2 швидкість роботи планувальника з CCX AMD
дуже сильно вдосконалили навіть для ryzen 7