На заводах TSMC запущено масове виробництво 2‑нм чипів для серверних процесорів AMD EPYC Venice

[yurius_r]

Пропоную обговорити На заводах TSMC запущено масове виробництво 2‑нм чипів для серверних процесорів AMD EPYC Venice

Точно, це ж перше покоління, де CCD для Epyc відмінне від CCD Ryzen. Серверні матимуть 32 ядра, я так розумію це спростить пакування нових проців, бо 16 CCD це дуже дорого. Цікаво, чому для десктопа обрали саме 12 ядер в CCD? Виглядає що лише для того щоб залишити фізичний розмір CCD, щоб запобігти проблемам із пакуванням і можливими проблемами із охолодженням, яке часто вже розроблене з урахуванням CCD.

[Yaroslav308]

Цікаво, чому для десктопа обрали саме 12 ядер в CCD? Виглядає що лише для того щоб залишити фізичний розмір CCD, щоб запобігти проблемам із пакуванням і можливими проблемами із охолодженням, яке часто вже розроблене з урахуванням CCD.

Мабуть, це просто оптимальна кількість ядер на даний момент, та і щоб не надто роздувати кільце. А розміщення CCD все одно зміниться, якщо вони, за аналогією зі Strix Halo і сабжем, перероблять IF.

[lw_007]

Цікаво, чому для десктопа обрали саме 12 ядер в CCD? Виглядає що лише для того щоб залишити фізичний розмір CCD, щоб запобігти проблемам із пакуванням і можливими проблемами із охолодженням, яке часто вже розроблене з урахуванням CCD.

Мабуть, це просто оптимальна кількість ядер на даний момент, та і щоб не надто роздувати кільце. А розміщення CCD все одно зміниться, якщо вони, за аналогією зі Strix Halo і сабжем, перероблять IF.

Хіба там кільцева шина? Хоча давно не цікавився що там в архітектурах.

Можна припустити ще й що розмір і, відповідно відсоток браку та економічність грають роль

[yurius_r]

та і щоб не надто роздувати кільце

А на Epyc роздувають до 32?

[ronemun]

Точно, це ж перше покоління, де CCD для Epyc відмінне від CCD Ryzen. Серверні матимуть 32 ядра, я так розумію це спростить пакування нових проців, бо 16 CCD це дуже дорого. Цікаво, чому для десктопа обрали саме 12 ядер в CCD? Виглядає що лише для того щоб залишити фізичний розмір CCD, щоб запобігти проблемам із пакуванням і можливими проблемами із охолодженням, яке часто вже розроблене з урахуванням CCD.

подивіться фото нових EPYC - там чіплети по 4 шт з кожної сторони IO хаба впритул зєднані по краю кристалу, як у Ryzen AI 395, чи в Інтел ArrowLake.
Подібно було в Radeon 7900 - там 1 лінк на 768 біт забезпечив 800 Гбайт/с, проти 100/180 у Zen5 IFv3.
Більше ніяких довгих доріжок IF ліній на текстоліті, що дозволяло класти чіплети в 2 широких ряди на великій відстані від хаба. І кількість чіплетів обмежується довжиною хаба.
А сам хаб зробили з 2х кристалів, однакових по 375 мм2, зєднаних по ширині. Це буде 2x8 каналів ddr5
Тому і всього 8 чіплетів. Тому і всього 12 ядер Zen6 на чіплет - бо тре всього 96, і по 32 ядра Zen6c - бо тре 256.
Певно потім видовжать хаб і ще добавлять чіплетів. Або їх будуть класти зверху на підкладку з хабом і кешом, як у MI300/400 і в майбутніх Інтел Xeon.

[Kassatka]

А на Epyc роздувають до 32?

Так це ж на Zen6c - на недоядрах типу інтеловських e-ядер, яких ті пихають по 4 штуки на один вузол шини. Під специфічний тип навантаження, де важливо максимально розпаралелити й зробити побільше потоків, а надто потужні потоки не вимагаються, як і дуже активний обмін з пам'яттю.
На Zen6c робитимуть до 256 ядер чиплетами по 32 ядра. А на повновісних Zen6 теж робитимуть до 192 ядер чиплетами по 12 ядер, як я зрозумів. У залежності від того, під який тип задач купується сервер. І під звичайні побутові задачі нам оті чиплети з 32 полегшених ядер погано підходять, тому їх не будуть робити на десктопі, але можуть використовувати в лептопах у тому числі й гібридно трошки Zen6 та більше Zen6c на одному ноутбучному проці.
Я особисто так усе зрозумів.

[ronemun]

Kassatka
невірно, Zen6c навіть будуть мати по 4МБ L3 кешу на ядро, а не 2 як у Zen5c.
ТАкож 155 мм2 2нм на 32 ядра це сильно більше транзисторів на ядро ніж у 87мм2 3нм на 16 ядер
+ вища енергоефективність >вищі частоти, велика швидкість між чіплетами - це ще більше кешу
Я б на місці АМД ще зробив зєднаня прямо між чіплетами з ядрами, як у Інтел, а то стільки країв пропадає. Це дозволить зєднати кільце не тільки з одної сторони, а з обох, або навіть в кількох місцях симетрично і значно зменшить шлях проходу до даних, покращить використання кешу і зменшить простій ядер, особливо дальніх від хаба - декілька шляхів завжди краще ніж 1.

[Li]

Пропоную обговорити На заводах TSMC запущено масове виробництво 2‑нм чипів для серверних процесорів AMD EPYC Venice

Цікаво, чому для десктопа обрали саме 12 ядер в CCD?

А навіщо їм зараз робити 16 ядер на CCD? Це не вигідно з точки зору перспективи для АМД. З 8 на 12 це вже хороший буст+ інші зміні покращать продутивність процесора. І так будуть брати, а вже у ZEN7 можуть зробити 16 ядер на CCD.

[ronemun]

бо 12 ядер Zen6 буде приблизно рівно чіплету з 8p+16e ядер Інтел.
Навіщо їм більше зараз - Інтел теж збільшить і т.д. і обоє змушені будуть знижувати ціни на радість народу.
Люди запасуться на роки вперед і бізнес зупиниться.
А так тримають на рівні і доять по 5-10% в рік

[yuriy_dd]

А так тримають на рівні і доять по 5-10% в рік

добре що є АРМ - яке не дозволяє їм дерти ціни до небес

а завдяки кращій енергеефективності - сервери на АРМ вже в більше ніж 50+% нових серверів, демонструючи ріст +20% за остані 2-3 роки

[yurius_r]

Так це ж на Zen6c

Схоже на те. Мене збило з пантелику згадування випуску CCD саме для Epyc, а Gemeni мені підказав про 32 ядра, але не сказав про те що вони компактні

на недоядрах типу інтеловських e-ядер, яких ті пихають по 4 штуки на один вузол шини

Зовсім ні. Той самий IPC, ті самі інструкції, але нижча частота і менший L3. Тож я б не порівнював.

[cadet-ua]

Що означає

2‑нм чиплетів

?

[yurius_r]

cadet-ua

"We are pleased to see AMD continue to make strong progress with its next-generation EPYC processor on our advanced 2 nm process technology," said Dr. C.C. Wei, Chairman and CEO, TSMC.

[ronemun]

А так тримають на рівні і доять по 5-10% в рік

добре що є АРМ - яке не дозволяє їм дерти ціни до небес

а завдяки кращій енергеефективності - сервери на АРМ вже в більше ніж 50+% нових серверів, демонструючи ріст +20% за остані 2-3 роки

так, дійсно, завдяки можливості робити під себе ARM дозволяє сильно економити на кількості ядер, навіть якщо вони працюють на нижчій частоті/споживанні.
мудре використання кластерів на 4-6 ядер зі спільним, великим і дуже швидким кешом L2 в рази покращує ефективність багатьох задач, а введення мультипоточності ще більше це підкреслює. Все таки L3 з затримкою в 50 тактів в AMD і в 100 в Інтел - це явна глупість, навіть якщо кеш L3 ніби великий і спільний - сучасні суперпотужні ядра легко вичерпають швидкий L2 на 1 МБ (АМД) чи 2-3 МБ (Інтел), тоді як вже є 16 (спільних для 4-6 ядер, але вони не обовязково всі загружені одночасно). А особливо очевидна проблема в паралельній роботі ядер - як їх синхронізути через кільце в 100 тактів (АМД) чи меш в 200+ ? (і це сусідні, а 4-6 ядер взагалі 500). Тоді як розумний спільний L2 це всього 30 тактів
Для Інтел/АМД якраз вигідно пускати пил в очі - ядра швидкі і круті, але вони спеціально вводять в оману простаків не показуючи що ці ядра простоюють через масу вузьких місць, які очевидні тим хто програмує чи в темі. Наприклад вузьку шину PCIe чи памяті. Свого часу лідер ринку Інтел обмежувала кількість ліній PCIe в проці. хочеш більше - купляй 2 сокетну систему, а це і плата спеціальна, і чіпсет, і лишній сокет, і проц, і лишній контролер памяті який не залишиш пустим, а память тре купити, лише щоб в тому проці були ще 1 контролер PCie. При цьому сумарна швидкість падала, адже 2 проца ао 16 ядер гірше ніж 1 на 32 з тою ж кількістю памяті на 1му контролері. Тож приходилось брати 2 дорожчі проци (((, і вони мали бути тільки однакові ...
І згадаймо як PCIe, який контролюється Інтел, відставав на 3 покоління від інших систем - в Інтел PCIe v4 на 16 ГТс ввели лише в 11 поколінні, коли і індустрії норма SerDes була вже 56/112. І до цих пір - норма давно 112, вже 224, а в проців x86 максимум PCIe v5 на 32 ГТс - хочеш більше передати даних- купи 2 проца (ну реально, що таки зараз 128 ліній PCie v5 - це сумарно всього 1 Тбайт/с на весь проц, і це вхід+вихід одночасно. Це всього стільки має 1 старий прискорювач h200/300 чи mi300, і то мінімум. І так навіть в АМД, тоді як навіть geforce 5ї серії вже мають PCIe v6 на 64 Гтс, а NVlink вже на 224, а нові UAlink на 448 (там 224, але 1 лінія працює одночасно в 2 напрямки)