Підібрав більш вдалі опори для частот навколо 7200, вдалалось трішки знизити CL та наприги порівняно з попереднім результатом 7000.
- спойлер
-
Також схоже моє розуміння напруг і таймінгів було докорінно не правильне. Ці нові таймінги підбирав з завищеною VDD 1.4в. Єдине, що вийшло краще це лише CL 32. Решта таймінгів, окрім RFC, виглядає узагалі не скейляться з напругою. Зробив CL 40 (
приблизно рівним робочому RCD) і почав знижувати напругу. Виглядає, що на 1.33 наче стабільно. На здачу потім ще понизив CL скільки виходило (
до 34). Вплив самого CL на пропускну здатність та затримки теж важко уловити, принаймні на Ryzen.
Щодо опорів, можливо комусь теж підійдуть для 4-слотових Асроків з дворанговими a-die в діапазоні навколо 7200. Було б цікаво почути відгуки. На Асусах робочі комбінації взагалі по іншому виглядають судячи з різних скрінів.
Як виявилось у мене RAM любить ділити опори у дві групи
RttPark=RttNomWr=RttNomRd та
RttParkDqs=RttWr. Робочими є й інші варіанти для цих груп опорів ніж 48:60 (
наприклад 48:48, 48:80, та інші).
При цьому RttPark та RttParkDqs взагалі не толерують нижчі значання, ніж їх друзі по групі. ProcCk таки теж виявилось важливо понизити на вищезгаданій частоті. Коли відкрив ці групування, то зниження ProcCk дало змогу ще скинути 10-20 мВ з VDD, хоча не розумію, який там зв'язок з DRAM опорами.